CoWoSとは何か　TSMCの先端パッケージングとAI半導体のボトルネック

AIモデルの学習や実行に使う半導体は、1枚のシリコンではありません。エヌビディア（Nvidia）製などのAIアクセラレーターは、大きなプロセッサーの周りにHBM（高帯域幅メモリー）のスタックを配置したものです。データを十分な速さでやり取りするには、プロセッサーとメモリーを1つのパッケージの中で、ごく近くに置く必要があります。両者をつなぐ工程は独立した製造工程で、先端パッケージングと呼ばれます。エヌビディアとAMDのアクセラレーターでは、このパッケージングにTSMCのCoWoSが使われています。エヌビディアの最新の年次報告書は、「半導体パッケージングにCoWoS技術を利用している」と簡潔に記しています。

CoWoSは何の略か

CoWoSはChip on Wafer on Substrateの略です。名前がそのまま層の構成を表しています。

1. Chip（チップ）： プロセッサーのダイとHBMのスタックです。
2. On wafer（ウエハーの上に）： これらをインターポーザーの上に横に並べて実装します。インターポーザーは薄い層で、チップ同士をつなぐ数千本の微細な配線を持ちます。初期の方式では、インターポーザーをシリコンウエハーから切り出します。
3. On substrate（基板の上に）： チップを載せたインターポーザーを、回路基板につながるパッケージ基板の上に実装します。

TSMCはこれを「先進的な2.5Dパッケージング技術」と呼んでいます。チップを積み重ねるのではなく、横に並べるため、3Dではなく2.5Dです。TSMCによると、「複数のSoCと高帯域幅メモリーのスタックを統合することで、CoWoSは製品に高い演算性能とメモリー帯域幅をもたらす」としています。新しい技術ではありません。TSMCは2012年から量産していると説明しています。

3つの種類とは

TSMCは3種類を挙げています。違いはインターポーザーの素材です。

種類	インターポーザー	TSMCの説明
CoWoS-S	ロジックのチップレットとHBMを載せる大型のシリコンインターポーザー	インターポーザーは「最大3.3倍のレチクルサイズ（約2700mm2）」
CoWoS-R	ポリマーと銅配線による再配線層（RDL）インターポーザー	2023年から量産
CoWoS-L	局所シリコン配線（LSI）ブリッジを埋め込んだRDLインターポーザー	初の3.5倍レチクル品を2024年から量産

「レチクル」とは、露光装置が1回でパターンを描ける面積のことです。3.3倍レチクルのインターポーザーは、最大の単体チップの3倍超の大きさになります。インターポーザーが大きいほど、1つのパッケージに多くのプロセッサーのダイとHBMのスタックを収められます。TSMCは2026年10月15日の決算説明会で、5倍レチクルに対応しているのは自社だけだと述べ、9倍と14倍の開発を進めていると説明しました。

CoWoSは、TSMCが3DFabricとしてまとめる3つの技術群の1つです。TSMCが「ウエハーレベルの3D ICチップ積層プラットフォーム」と説明するSoIC、「高密度の再配線層（RDL）」を持つウエハーレベルのパッケージング技術であるInFO、そしてCoWoSです。

AI半導体になぜ必要なのか

理由はメモリー帯域幅です。HBMは、チップを積み重ねて作るDRAMです。

• マイクロン（Micron）は、「AI向けに膨大なデータ処理量を実現するよう設計された、高性能な3D積層DRAM」と呼んでいます。
• SKハイニックスは、「シリコン貫通電極（TSV）を用いて垂直に積層したDRAMチップ」と説明し、「ディープラーニング向けアクセラレーターとAIシステム向け」に最適化したとしています。
• サムスン電子は、自社のHBMがTSVによる積層を使い、「AIの学習とHPCの処理を加速する」としています。

HBMの各スタックは、インターポーザーを通じてプロセッサーと配線されます。距離はごく短く、微細な配線が数多く通ります。標準化団体のJEDECは、2022年1月にHBM3規格を、2025年4月にHBM4規格を公表しました。

この構図はエヌビディアに限りません。AMDは2024年12月、同社のMI300Xアクセラレーターが「先進的な3.5D CoWoSパッケージングを活用」し、「192GBの高帯域幅メモリー（HBM3）」を搭載していると記しました。HBMのメーカーについてはWho Makes What in Memoryで取り上げています。

CoWoSはなぜボトルネックになったのか

AIアクセラレーターの需要が、パッケージングの生産能力を上回ったためです。TSMC自身の決算説明会がそれを示しています。

• 2025年1月16日： TSMCは「非常に逼迫した生産能力」について述べ、「顧客の需要さえ満たせない」と説明しました。
• 2025年4月17日： TSMCは「2025年にCoWoSの生産能力を倍増させるべく全力を尽くしている」と述べました。魏哲家（C.C. Wei）最高経営責任者（CEO）は、需要を「ほとんど常軌を逸している」と表現し、生産能力は「依然としてフル稼働」だとしました。
• 2026年1月15日： TSMCは、2025年の売上高に占める先端パッケージングの比率が10%をやや上回り、2024年の約8%から上昇したと述べました。2026年は10%台前半を見込むとしました。2025年の売上高に占めるAIアクセラレーター関連の比率は、10%台後半でした。

TSMC自身の説明によれば、パッケージングの生産能力が供給量の制約になっていました。この変化はTSMCの売上構成に表れています。高性能コンピューティング（HPC）プラットフォームの比率が高まっています。

⤢

TSMCの2026年第3四半期の報告では、純売上高に占めるHPCの比率は68%、スマートフォンは21%でした。プラットフォーム別の通期の構成は、Foundry, Fabless and IDMをご覧ください。

CoWoSはどこで作られているのか

TSMCの先端パッケージングの大半は台湾にあります。新たな生産能力は台湾と米国で建設中です。

• 台湾・竹南： 先端バックエンド工場6です。TSMCが2023年6月に「TSMCでこれまでで最大の先端バックエンド工場」として開設しました。生産能力は12インチウエハー換算で年間100万枚超です。
• 台湾・台中： 中部科学園区にある先端バックエンド工場5です。
• 南部科学園区： TSMCの2025年の年次報告書は、さらに2つの先端バックエンド工場、AP7とAP8の用地賃借を記載しています。
• 米国・アリゾナ州： TSMCは2025年3月、米国での事業拡大の一環として「2つの先端パッケージング施設」の計画を発表しました。米国での投資額は、同社のアリゾナのページで現在2,650億ドルとされています。同ページによると、最初の先端パッケージング工場の建設は2026年初めに始まりました。
• アリゾナ州ピオリア（アムコー）： TSMCとアムコー（Amkor）は2024年10月、アムコーが同地に計画する工場から、TSMCがCoWoSとInFOを含むパッケージングとテストのサービスを委託すると発表しました。米国のCHIPSプログラムは、約20億ドルのこの事業に対し、アムコーに最大4.07億ドルの支援を決めました。アムコーの開示資料によると、建設は2025年後半に始まりました。

この種のパッケージングを提供するのはTSMCだけではありません。台湾のパッケージング・テスト企業であるASEテクノロジー（ASE Technology）は、年次報告書で自社のソリューションの中に「2.5D/FO-MCM/FO-EB/CoWoS」を挙げています。TSMCも2026年10月の決算説明会で、競合する方式としてインテルのEMIB-Tを挙げました。

生産能力の手がかりはどこから得られるのか

CoWoSの生産能力が数字で公表されることはまれです。手がかりは、企業自身の発言と業績にあります。TSMCの四半期決算説明会とプラットフォーム別の売上高、HBMメーカーの供給に関する発言、AI半導体企業の出荷可能量に関するコメントです。決算説明会の合間に出る月次売上高の報告については、TSMC’s Monthly Salesで解説しています。